ERIC LIN 三星聯手MIT蓋「樓中樓」，意圖繞過台積電的護城河
但現在這條路越來越難走，昂貴的微影機與逼近物理極限的線寬，讓平面微縮的成本高到令人窒息。既然平面蓋不下，往天空發展似乎是唯一解方，但這正是困擾半導體界多年的噩夢。
【攝氏400度的冷靜革命】
要在晶片上蓋樓非常困難，原因出在溫度。傳統矽電晶體的製造過程動輒超過攝氏1000度，這高溫足以把已經蓋好的一樓（邏輯電路）與昂貴的金屬導線燒毀。這就像你想幫房子加蓋，但施工工法卻可能會先把客廳燒成灰燼。
MIT、滑鐵盧大學與三星電子共同發表的最新研究，正是為了解決這個熱預算難題。他們利用「非晶氧化銦」與「鐵電氧化鉿鋯」這類特殊材料，成功在攝氏400度以下的低溫環境中，直接在晶片後段製程的金屬層上長出垂直的電晶體。這相當於發明了一種冷焊技術，讓工程師能在精密脆弱的電路迷宮屋頂上安全施工，實現真正的單晶片3D堆疊。
【三星的算盤：一體成形的終極野望】
三星之所以大力投入這項研究，動機非常單純且充滿野心：這是他們發揮「 IDM（垂直整合製造）」優勢的絕佳破口。三星同時擁有頂尖的記憶體與邏輯製程技術，MIT這項能在邏輯晶片上方直接堆疊記憶體單元的技術，簡直是為三星量身打造。
想像一下，目前的電腦架構是運算與記憶分家，資料必須透過匯流排跑來跑去，耗電又佔空間。三星的願景是利用這種低溫製程，直接把高密度的記憶體蓋在處理器頭頂上。
這不僅是物理距離的歸零，更是效率的飛躍。對於急欲在AI晶片戰場翻身的三星而言，若能率先量產這種「邏輯+記憶體」一體成形的超級晶片，將是擺脫良率泥淖、在效能上直接超車的殺手鐧。
【台積電的聯盟：搭橋比蓋樓更務實？】
回到您的提問，台積電與美光、SK海力士的聯盟能否達到類似效果？答案是肯定的，但路徑截然不同。如果說三星與MIT是在搞「樓中樓」的內部改建，那麼台積電目前的CoWoS先進封裝技術，就是在蓋「空中光廊」。
台積電不生產記憶體，因此他們選擇專注於連結。透過CoWoS技術，台積電將自家的邏輯晶片與SK海力士、美光生產的HBM（高頻寬記憶體），像積木一樣並排放在一塊矽中介層上，並透過極高密度的線路將兩者連通。這雖然不是疊在一起，但透過超短距離的水平連結，依然能達到極致的傳輸速度。
這兩種策略各有千秋。台積電的「搭橋」策略技術成熟、風險低，且能靈活搭配不同廠牌的記憶體，是目前Nvidia與AMD等巨頭的首選。三星與MIT的「蓋樓」策略雖然理論效能更高（連橋都不用了），但製程複雜度與散熱挑戰極大。
現階段來看，台積電的生態系聯盟依然是AI晶片的主流選擇，但三星正試圖透過材料科學的突破，定義下一個世代的遊戲規則。
若三星取得成功，那麼未來的晶片戰爭，三星在晶圓代工的地位將可能重新獲得肯定。
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Web results
1 day ago - Ramune Nagisetty is helping Intel establish its place in a new industry ecosystem centered on chiplets.
Chiplets are a way to make systems that perform a lot like they are all one chip, despite actually being composed of several smaller chips. They’re widely seen as one part of the computing industry’s plan to keep systems performing better and better despite the fact that traditional Moore’s Law scaling is nearing its end. Proponents say the benefits will include more easily-specialized systems and higher yield, among other things. But more importantly, they might lead to a big shift in the fabless semiconductor industry, where the targeted end-product might become a small, specialized chiplet meant to be combined in the same package with both a general purpose processor and many others specialty chiplets. Ramune Nagisetty, a principal engineer and director of process and product integration at Intel’s technology development group in Oregon, has been working to help develop an industry-wide chiplet ecosystem. She told IEEE Spectrum about that and the Intel technologies involved on 21 March 2019.
chiplet. A future semiconductor technology from Palo Alto Research Center (
